Chiplet集成与第三个缩放时代

随着电子行业向更复杂的应用发展，半导体封装的挑战也带来了新的机遇。技术需求简单地说就是需要在不影响性能或可靠性的前提下提供更多功能的小型器件。TechInsights的高级研究员Dick James在《Scaling Turns Into More-Than-Moore》的免费报告中通过背景信息阐述了走向先进封装的必然选择。摩尔的观点结合Dennard关于晶体管尺寸缩放的看法，预测了处理器中晶体管数量翻倍的趋势。

Dimensional scaling主导了大约25年的发展，直到2000年左右，出现的局限性使得材料科学家的支持变得必要，从而延长晶体管的性能。Dick认为我们应该将这一拐点视为第二个缩放时代或“更多摩尔”的开始，这一时代通过新兴的设计与工艺连同优化（DTCO）技术实现了3D晶体管的诞生。这个时代一直持续至今，虽然在晶体管和晶圆层面仍有大量工作要做，但封装技术已经帮助满足了终端市场的需求。

TechInsights主席Dan Hutcheson在《The Chip Insider® - Moore’s Law broken?》 报告中一针见血地指出了问题的核心——摩尔定律在成本和价值方面的面积晶体管密度增益的滑坡。后COVID时代的通胀和密度目标的落空所带来的宏观经济阻力，扰乱了摩尔定律的成本面。然而，摩尔定律的价值面仍然有效，这得益于chiplet技术在功率和性能领域的表现。正如Dan所说，“我确实认为chiplet技术是颠覆性的，就像电子设计自动化（EDA）一样，创造了发现新商业模式的机会，就像台积电在代工领域所做的那样。”

观察近期高性能计算（HPC）产品的发布，我们可以看到先进封装处于核心地位。正如TechInsights发布的免费报告《AMD MI300 Family Adopts 3D Packaging》中讨论的那样，考虑每个封装内的晶体管数量是非常重要的。AMD最新的解决方案在其加速器封装中部署了1530亿个晶体管，远超领先的单片系统芯片（SoC）。将这些解决方案商业化到市场的顶端，标志着进入了第三个缩放时代，国际半导体器件与系统路线图（IRDS）称之为"3D Power Scaling"——向完整的垂直器件结构和异构集成的转变。IRDS预计第三个缩放时代将持续约15年。